// 时钟分频 The clock frequency division
module freq_div_in_clk #
(
    // 产生us脉冲信号的输入时钟频率，单位MHz
    parameter    DIV_COEF  = 50 // 分频系数，即DIV_COEF个时钟周期后输出信号
)
(
    input                           clk_50m, // 输入时钟频率为50MHz
    input                           rst_n, // 复位信号，低电平有效
    output reg                      out_p // 分频DIV_COEF倍后的输出信号
);

reg [15:0] div_cnt; // 分频计数器

// 用输入脉冲产生DIV_COEF倍分频脉冲
always @(clk_50m) begin
    if (~rst_n) begin
        div_cnt <= 0;
        out_p <= 0;
    end else begin
        if (div_cnt < (DIV_COEF - 1)) begin
            out_p <= 0;
            div_cnt <= div_cnt + 1;
        end else begin
            div_cnt <= 0;
            out_p <= 1;
        end
    end
end

endmodule  //freq_div_in_clk